FPGA-Entwicklung
Wir entwerfen FPGA-Logik in VHDL und Verilog für eingebettete, automotive und industrielle Anwendungen, die deterministisches Zeitverhalten oder parallele Verarbeitung erfordern. Die Arbeit umfasst die Aufteilung mit dem begleitenden Prozessor, RTL-Design, simulationsbasierte Verifikation, Timing Closure und die Inbetriebnahme auf der Hardware. Das Ergebnis ist verifizierter RTL-Code mit Testbenches und Dokumentation für die langfristige Pflege.
- Aufteilung
- Funktionen zwischen FPGA-Fabric und Prozessor aufteilen.
- RTL
- Das Design in VHDL oder Verilog umsetzen.
- Verifikation
- Gegen Anforderungen simulieren und das Timing schließen.
- Inbetriebnahme
- Das Design auf der Zielhardware in Betrieb nehmen und debuggen.
Leistungsumfang
Architektur und RTL-Design
Verifikation und Timing Closure
Inbetriebnahme, Migration und Pflege
Benötigte Ausgangsinformationen
Systemanforderungen, Ziel- oder Kandidatenbaustein, Schnittstellendefinitionen und vorhandener RTL-Code.
Anwendbarer Rahmen
Designs werden für die gewählte Hersteller-Toolchain mit Testbenches und Timing-Berichten geliefert. Sicherheits- und Security-Anforderungen, etwa der Schutz des Bitstreams, werden je Produkt festgelegt.
Produkt besprechen
Beschreiben Sie Ihr Produkt, den aktuellen Stand und die Entscheidung, die Sie treffen müssen.
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